I processori Intel sono generalmente considerati CISC (Complex Instruction Set Computer) anche se la distinzione tra CISC e RISC (Reduced Instruction Set Computer) è diventata sempre più sfumata nel corso degli anni per via delle evoluzioni tecnologiche e dell’adozione di approcci ibridi. Un processore RISC si concentra su un set di istruzioni più semplice e omogeneo, con l’obiettivo di eseguire le attività richieste in modo più efficiente. Le istruzioni più complesse sono realizzate attraverso la combinazione di istruzioni più elementari in modo da massimizzare l’efficienza della pipeline: lo abbiamo visto nell’articolo sul funzionamento del processore. Una pipeline è una struttura che spezza l’elaborazione di un’istruzione in diverse fasi sequenziali, in modo che più istruzioni possano essere eseguite contemporaneamente.

I processori CISC, come quelli storicamente progettati e prodotti da Intel, si caratterizzano per avere un set di istruzioni complesso e variegato, con istruzioni che possono compiere molteplici operazioni in un’unica volta. Questo tipo di approccio mira a semplificare la programmazione e consentire l’implementazione di istruzioni complesse direttamente a livello di processore.

Negli anni, i processori Intel e altri processori CISC hanno in parte incorporato alcune caratteristiche dei RISC al fine di migliorare l’efficienza dell’elaborazione. Questa convergenza, come osservato in precedenza, ha portato a una situazione in cui le differenze tra architetture CISC e RISC non sono poi così nette come una volta. I processori Intel, ad esempio, utilizzano spesso pipeline profonde e tecniche di esecuzione out-of-order, che sono tipiche delle architetture RISC.

Una pipeline profonda implica l’utilizzo e la gestione di molte fasi, ognuna delle quali esegue una specifica parte dell’elaborazione di una specifica istruzione. Il processore può iniziare l’esecuzione di una nuova istruzione ogni ciclo di clock, migliorando così l’utilizzo delle risorse. Tuttavia, se un’istruzione dipende dai risultati di un’istruzione precedente, potrebbe essere necessario attendere che essa completi tutte le fasi sulla pipeline prima che l’istruzione successiva possa iniziare.

Nell’esecuzione out-of-order (fuori ordine), il processore non esegue le istruzioni nell’ordine in cui sono state presentate dal programma. Invece, cerca di identificare istruzioni che possono essere eseguite indipendentemente e in parallelo, anche se l’ordine in cui sono state presentate è diverso. Questo genere di approccio consente al processore di sfruttare al massimo le risorse disponibili riducendo i tempi di inattività della pipeline.

Nel corso dell’evento Hot Chips 2023, Intel ha sorpreso tutti presentando un suo processore RISC con 8 core e ben 528 thread. Ogni singolo core del processore può insomma gestire un totale di 66 thread, con 192 KB di cache per core e 4 MB di SRAM. La CPU utilizza la fotonica del silicio, tecnologia che combina l’elaborazione di segnali ottici (fotoni) con l’elaborazione elettronica su un singolo chip di silicio. Nota anche come Silicon Photonics, mira a sfruttare le proprietà della luce per la trasmissione e l’elaborazione delle informazioni, offrendo vantaggi in termini di performance e larghezza di banda rispetto alle tradizionali tecnologie di trasmissione elettronica basate su segnali elettrici.

La risposta a queste esigenze è proprio il processore RISC di recente concezione: ha le carte in regola per sostenere l’elevato di grado di parallelizzazione richiesto da DARPA HIVE senza che le elaborazioni abbiano un impatto ingestibile a livello hardware, soprattutto per quanto riguarda la cache.